⌁
Думать сигналами
Разложи поведение схемы на комбинационную и последовательностную логику.
SystemVerilog · hands-on курс
Сигналы.
Логика.
Результат.
Мини‑лаборатория, где RTL оживает: короткие уроки, кодовые эксперименты и симуляция светофора прямо в браузере.
rtl_counter.sv● LIVE
clk · en · count[7:0]compile: OK
Твой маршрут0%
МОДУЛЬ 01Основы RTL
МОДУЛЬ 02Типы и векторы
МОДУЛЬ 03always_ff
МОДУЛЬ 04Testbench
МОДУЛЬ 05Assertions
МОДУЛЬ 06FSM · Traffic
Зачем это тебе
От идеи до работающего RTL
Каждый блок укладывается в 10 минут: понять паттерн, изменить код, увидеть сигнал.
◈
Писать проверяемо
Testbench, assertions и маленькие эксперименты вместо догадок.
✦
Собирать системы
FSM, интерфейсы и мини‑проект, который можно расширять дальше.
Курс · 6 модулей
Лабораторные станции
Открывай уроки по порядку или прыгай сразу к теме, которая нужна сегодня.
Песочница
Запусти свой RTL
Это лёгкий JS‑эмулятор: он проверяет синтаксические маркеры и рисует условную диаграмму сигналов.
готов к запуску
Signal monitor
Последние 8 тактов · q toggles on posedge
clk
q
Нажми Run, чтобы увидеть результат симуляции.
Быстрый check
Какой оператор используют для регистров?
Выбери ответ — проверка происходит мгновенно.
Финальная сборка
Traffic FSM
RED → GREEN → YELLOW. Нажимай такт и наблюдай за состояниями автомата.
Симулятор светофора
RED
Assertion: RED && GREEN == 0 ✓
t=00 reset → RED